TSMC commence ses recherches pour graver à 2 nm

Nicolas Furno |

Maintenant que TSMC maîtrise la gravure à 5 nm, qui devrait d’ailleurs être exploitée dans l’Apple A14 des futurs iPhone de 2020, il est grand temps de passer à la suite. La finesse de gravure reste un enjeu primordial dans le monde mobile et pour ne pas perdre son avance, le partenaire d’Apple a lancé ses recherches sur la gravure à 2 nm, comme le rapporte DigiTimes.

Ne vous attendez pas à avoir des puces avec une gravure si fine de sitôt, il reste probablement beaucoup de travail pour arriver à produire des puces en masse à cette finesse. Néanmoins, TSMC a mené des travaux préliminaires en 2019 et va commencer ses recherches sur le 2 nm cette année, pour une durée indéterminée. Et si cela ne suffisait pas, le fondeur commence aussi à réfléchir aux étapes suivantes, sachant que la difficulté est croissante au fur et à mesure de l’affinement des gravures.

Réduire l’épaisseur des gravures sur les puces permet de réduire la taille des composants évidemment, mais aussi de réduire leur consommation énergétique à puissance égale, ou alors d’augmenter leur puissance à consommation égale. Les SoC actuels des iPhone et iPad sont gravés à 7 nm et Apple devrait passer à 5 nm cet automne.

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avatar IOS14 | 

TSMC et les Minimoys 🤣

Quand il auront réussi , pourront t'il faire encore plus petit ? À un moment on ne peut plus non ?

avatar iPop | 

@IOS14

Oui il y a un moment où ...

avatar Insomnia | 

@iPop

C’est ce qui avait été annoncé il y a quelques années et on voit le résultat.

avatar Louisgaga | 

@IOS14

La limite c'est la taille de la matière et le process de gravure.
Un atome de Silicium c'est 111pm donc quand on grave a 2nm on se rapproche pas mal de ça. Ensuite le process de "garbage" c'est de la photolithographie (remember les tp de technologie au collège) hé bien là encore quand on ne peut pas descendre plus bas que la longueur d'onde du rayon utilisée, on est déjà dans le bas des UV.

avatar IOS14 | 

Merci pour l'information

avatar IceWizard | 

@Louisgaga
"La limite c'est la taille de la matière et le process de gravure.
Un atome de Silicium c'est 111pm donc quand on grave a 2nm on se rapproche pas mal de ça. "

La véritable limite provient des perturbations quantiques entre les composants. S'ils sont trop proches physiquement, par la magie de l'effet tunnel, les électrons d'un transistor peuvent se "téléporter" chez le voisin et vice-versa.

https://fr.wikipedia.org/wiki/Effet_tunnel

Je ne sais pas comment TSMC arrive à descendre à 2 nm, alors qu'un tel niveau était considéré comme impossible il y a quelques années.

avatar man0 | 

@IceWizard

Je suis d’accord et j’ai la même interrogation... l’effet tunnel empêche normalement de descendre aussi bas en taille... j’avais lu que l’on partait maintenant sur des conceptions en 3D pour continuer d’augmenter la puissance, ce qui aurait aussi pour effet de rapprocher certains composant de la puce et permettre une meilleure efficacité _et donc une consommation moindre_

https://www.science-et-vie.com/science-et-culture/1965-2020-la-loi-de-mo...

avatar YAZombie | 

Une percée récente en optoélectronique pourrait permettre d'envisager l'avenir à moyen terme
https://www.wired.com/story/after-50-years-of-effort-researchers-made-si...
Pas "dans" le sujet - il est évident que ça n'a rien à voir avec ce que fait TSMC - , mais pour ceux que ça peut intéresser.

avatar mistervannes | 

@IceWizard

A priori on a recours au dopage des semi-conducteurs pour optimiser leurs propriétés physiques : je crois qu’Intel travaille notamment avec du Silicium dopé au Germanium.
Ça change un peu les règles du jeu en notre faveur même si cette solution a également des limites.
TSMC utilise probablement des techniques similaires.

avatar misterbrown | 

Vu qu’on commence à avoir la puissance qu’il faut.
Quels seraient les bénéfices de repasser tous les processeurs actuels A13/A12/A10/ S5 en gravure 5nm ?

Un vrai gain d’autonomie ? Ou pas vraiment ?

avatar fousfous | 

@misterbrown

C'est pas forcément possible en fait, les architectures doivent quand même être adaptés à la finesse de gravure sinon il y a des risques de pertes d'électrons, surtout quand on arrive à des gravures aussi fines.
En plus de ne pas vraiment avoir d'intérêts, ça coûte aussi chère de produire une puce A10 en 5nm qu'une puce A14 en 5nm.

Et puis il ne faut pas oublier qu'on a jamais assez de puissance.

avatar misterbrown | 

@fousfous

Non on a jamais assez de puissance, mais les iPads sur puce A5 !! Tournent encore bien.
Les iPAds sur puce A9 aussi...

Sans être joueur ou intérêt pour le AR la puissance dispo depuis qq années est qd même intéressante.
Combien de personne ont des portable Core2Duo encore ?
Ce qui nous intéresse a un moment c’est de tenir plus d’un jour avec un smartphone ou une montre

avatar iPop | 

@misterbrown

Oui un gain d’autonomie mais aussi moins de matière première, que dû bonheur pour le porte feuille de Tim.
On a pas encore de matérialiser le processeur.

avatar kinon | 

@iPop

et pour la nature et l'environnement

avatar Bounty23 | 

@misterbrown

Avoir la même puissance qu’aujourd’hui avec le double d’autonomie

avatar SIMOMAX1512 | 

@misterbrown

Ça permettra à Apple par exemple de proposer un processeur plus puissant tout en réduisant la taille de la batterie grâce à la moindre conso du processeur .

avatar BooBoo | 

Je me trompe ou cela fait 20 atomes de silicium ?!
Cela fait vraiment très peu...

avatar dujarrier | 

Pour ceux qui maitrise l’anglais, je conseille l’excellent article « making chips at 3nm and beyond » publié le 16 avril 2020 sur le site www.semiengineering.com :

https://semiengineering.com/making-chips-at-3nm-and-beyond/

Il y est expliqué qu’il y a une très forte probabilité que le node 3nm (FinFet et Nanosheet) et aussi 2nm (forksheet) voient le jour.

Par contre, à titre personel, je pense que après cela, continué a augmenter les performances des puces électroniques par la méthode actuelle principale qui consiste à diminuer les dimensions 2D des puces silicium par lithographie a UltraViolet Extreme (EUV en anglais) ne sera plus l’option économique prioritaire.

D’après le cabinet d’analyse IBS cité dans l’article, concevoir une puce en 3nm couterait environ 650 millions de dollars américains, contre environ 220 millions de dollars pour une puce en 7nm.

Il y a l’heure actuelle (avril 2020), un programme de recherche de l’armée américaine, DARPA 3DSoC (2018 - 2022) qui consiste a mettre en place l’écosystème industriel pour concevoir des puces monolithiques en 3D a partir de nanotubes de carbones, avec des performances au moins 50x supérieure a une puce 7nm, et a un prix de conception proche d’une puce de 7nm.

Si ce programme avance suffisamment bien, alors il y a de grande chance qu’après les nodes basé sur nanosheet/forksheet, ce soit des puces 3D a base de nanotubes de carbone qui prennent le relai (qque part entre 2025 et 2030), car cela reviendra moins cher, pour de meilleures performances.

avatar louisb | 

@dujarrier

Thx 👍🏻👍🏻

avatar dujarrier | 

@louisb

Merci 👍

avatar 0MiguelAnge0 | 

@dujarrier

AMD a présenté sa solution d’empillage 3D il y a quelques mois déjà...

Ensuite je ne pense pas que des I/O aient besoins d’être gravés en 5 ou 3nm. Alors que les cores ARM et GPU oui.

Il y a de nombreuses pistes encore à explorer.

avatar dujarrier | 

@0MiguelAnge0

Ma compréhension de la solution d’empilage 3D de AMD (et aussi probablement Intel (Foveros), TSMC,...) est de fabriqué plusieurs puces en silicium, chacune de façon indépendante (ex: une puce en 5nm pour la partie logique et une puce en 14nm pour la partie RF), et ensuite d’assembler le tout (en 3D ou autre) pour améliorer la consommation d’énergie et/ou les performances et/ou l’encombrement (Power / Performance / Area (PPA))

J’aurais tendance à penser que l’avantage de cette option, c’est qu’elle permet de réutiliser une grande partie des outils de production actuelle de fabrication de puces en silicium, et donc de limiter les investissements dans de nouvelles machines et également diminuer les risques, car les fonderies pourront réutiliser une grande partie de leur connaissances / compétences acquisent dans la fabrication de puces en silicium

L’inconvénient de l’empilage 3D est que les coûts auront tendance a s’accumuler (prix d’une puce en 5nm + d’une puce en 14nm + assemblage, et ensuite combien d’assemblage seront fonctionnels (yield) ?), même si cela sera probablement moins cher qu’une puce silicium en 3nm / 2nm et pose d’énorme problème d’un point de vue échauffement (difficile de mettre un ventilateur en 2 épaisseur :D...).

Le projet DARPA 3DSoC est clairement un changement de paradigme profond en utilisant des nanotubes de carbone pour faire des transistors (et non pas du silicium) et en permettant si on le souhaite de fabriquer des puces électroniques en 3D grace au fait que le processus de fabrication des puces peut se faire a température moins élevé que le silicium (<450C contre plus de 1000C pour les puces en silicium).

L’un des objectifs du projet DARPA 3DSoC est de mettre en place un écosystème commercial (pas un simple exploit de laboratoire...) permettant de réaliser des puce en 3D utilisant des nanotubes de carbone en utilisant le node 90nm, et avec des performances 50 fois meilleures qu’une puce 2D en silicium en node 7nm, pour un coût de conception similaire a une puce 7nm.

En théorie, il est ensuite prévue de pouvoir continuer à améliorer le processus de fabrication pour réaliser des puce en 3D utilisant des nanotubes de carbone en utilisant le node 7nm (et peut etre moins), ce qui pourrait en théorie améliorer les performance de 500 à 1000 fois comparé à une puce silicium 2D en node 7nm !!!

Pour ceux qui comprennent l’anglais, voici :
1. Un présentation des objectifs du projet DARPA 3DSoC :
https://www.darpa.mil/attachments/3DSoCProposersDay20170915.pdf

2. Une vidéo Youtube de présentation en juillet 2019 du projet DARPA 3DSoc par le professeur assistant au MIT, Max Shulaker :
https://youtu.be/6ir_--MgMJI

avatar evangelion-007 | 

@dujarrier

Thx

avatar dujarrier | 

@evangelion-007

Merci pour le feedback 👍

avatar YAZombie | 

À moins que l'optoélectronique avance plus vite: https://www.wired.com/story/after-50-years-of-effort-researchers-made-si...

avatar Arnaud33 | 

Pendant ce temps là chez Intel ....

avatar eldison | 

@Arnaud33

.. 14nm ++++++
😬

avatar Hideyasu | 

@Arnaud33

annonce une nouvelle génération de processeurs, 5% plus rapide, avec une augmentation de la fréquence de 5% et seulement 5% de consommation supplémentaire ! Une vraie évolution

avatar Arnaud33 | 

@Hideyasu

Une évolution ??? C’est comme quand Tim dit « it’s amazing »
Intel a pris un retard qu’il ne pourront plus rattraper, ils sont trop restés sur leur acquis
Ça fait 5 ans que Intel « annonce » une gravure à 10nm...

avatar Hideyasu | 

@Arnaud33

Mon commentaire était ironique à 100% 😬

avatar Arnaud33 | 

@Hideyasu

Ah ouf ... je pensais que tu étais sérieux sur le coup 😁

avatar misterbrown | 

@Arnaud33

Ils feraient mieux d’arrêter de fondre et sous traiter chez TSMC

avatar koko256 | 

Des pistes de 2nm feront 10 atomes de Si de large au maximum. C'est effectivement challenge...

avatar noooty | 

Et après, ils parleront de processeurs de 900 Å.
On s’approche à la vitesse du temps.

avatar vincentn | 

C’est fou l’avance que TSMC a pris sur Intel et même sur Samsung ! Et en tenant le calendrier prévu, sans gros retard.

2020 : production industrielle du 5nm, présent dans nos machines cet automne.
2021 : évolution de leur technologie 5nm, test de prod industrielle du 3 nm.
2022 : 3 nm dans nos machine
2023 : évolution de leur technologie 3nm
… Et le 2 nm en point de mire en attendant de passer à autre chose que le silicium…

Des infos sur TSMC et sa technologie ici par exemple :

https://fuse.wikichip.org/news/3398/tsmc-details-5-nm/

Et

https://fuse.wikichip.org/news/3453/tsmc-ramps-5nm-discloses-3nm-to-pack...

avatar DrStax | 

@vincentn

Samsung n'a pas tant de retard que ça et joue cote à cote avec Tsmc comparer a Intel qui galere encore sur le 10nm.

avatar vincentn | 

@DrStax
Quand je dis avance, il ne faut pas non plus imaginer des années, bien évidemment.😉

Si l’on suit la littérature, la presse et les moments classiques d’annonce, disons quelques mois au plus d’avance, un semestre on va dire, sur Samsung…
Et environ 2 ans sur Intel.

avatar raoolito | 

@DrStax

il me semble qu'il y a aussi une différence entre le 10nm d'intel et ce qui aurait pu être le 10nm de TSMC. en gros le 10 de intel equivaudrait peu ou prou au 7nm de tsmc

avatar malcolmZ07 | 

Samsung a beaucoup de retard, leur process (et architecture)7nm était bancal par rapport à celui de TSMC ce qui a entrainait la dissolution de leur team en charge des exynos.

source: https://www.anandtech.com/show/15603/the-samsung-galaxy-s20-s20-ultra-ex...

avatar Kriskool | 

Bientôt 0 nm !!

avatar hirtrey | 

@Kriskool

Il y a encore de la marge entre 0 et 2nm, l’infini nano, pico, femto .... 😂😂

avatar JokeyezFX | 

Le concept de processeur 3d n’est pas tout jeune, il serait temps que ça arrive :

https://macbidouille.com/news/2008/09/17/le-premier-processeur-3d-foncti...

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