Futures puces Ax : une gravure toujours plus fine pour des performances toujours au top

Mickaël Bazoge |

Apple et TSMC, c'est décidément une affaire qui roule. C'est grâce au fondeur taïwanais que l'iPhone 12 peut bénéficier d'une A14 gravée à 5 nm, une première dans l'industrie qui participe des performances record de la puce. On sait que la finesse de gravure n'est pas là que pour faire joli : c'est un enjeu technologique majeur qui permet d’augmenter la densité et le rendement énergétique des puces (lire : 10 nm, 7 nm, 5 nm : la finesse de gravure, enjeu du monde mobile). Au passage, c'est aussi ce qui permet à la puce M1 — elle aussi gravée à 5 nm — des Mac de faire si bonne impression.

Alors pourquoi s'arrêter en si bon chemin ? Selon TrendForce, la puce A15 attendue l'année prochaine sera gravée selon le procédé 5 nm+, une version améliorée du 5 nm qui fournira un surcroît d'efficacité énergétique et de performances. Et en 2022, la puce A16 devrait passer un nouveau cap avec une gravure en 4 nm, offrant ainsi encore plus de patate tout en modérant sa consommation énergétique.

Au vu des performances de l'A14, c'est de bon augure pour la suite de l'aventure iPhone, mais aussi du Mac puisque la puce M1 s'appuie sur les technologies mises en œuvre dans l'A14. L'Apple M1 est très puissante, mais ce sera la puce la moins puissante de la nouvelle histoire que le constructeur est en train d'écrire pour ses ordinateurs.


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avatar IceWizard | 

@toto_tutute

« J'avais entendu parlé d'une nouvelle technologie qui prendrait le relais mais je ne me souviens plus de son nom.... 🤔 »

Probablement une techno basée sur les nano-tubes de carbone. Un SEUL électron coincé dans un tube de nano-carbone se comporte comme un transistor à l’échelle atomique. La Darpa (une division de l’armée us) investit des milliards de $ sur le développement d’une électronique à base de nano-tubes de carbone. Sur le papier, c’est un colossal pas en avant (consommation, vitesse, performances, etc ..) par rapport au silicium.

Cerise sur le gâteau, les Nano-tubes peuvent s’assembler pour former des structures 3D cubiques. Les niveaux d’énergies de ces composants sont tellement faibles que les problèmes de refroidissement n’existent quasiment plus, ce qui permet d’augmenter la densité des circuits.

Le rêve, mais pour quand ? 10 ans, quelques décennies ? Un siècle ?

Je serais curieux de voir la densité et les capacités d’une puce neurale utilisant cette technique 3D pour gérer un réseau de neurones artificiels.

avatar Mrleblanc101 | 

@toto_tutute

Pourquoi on ne pourrait aller sous le nanomètre... il existe des unités de mesure plus petite. Sinon l'augmentation des performance sera à chercher par d'autres techniques, comme l'augmentation de la fréquence, l'optimisation d'architecture, l'augmentation du nombre de cœurs, etc

avatar abalem | 

Zêtes rigolos 😆

avatar DamienLT | 

@abalem

??

avatar Clément34000 | 

Impressionnant cette débauche de puissance

avatar Dark Phantom | 

Une question pour les spécialistes : pourquoi apple n’a pas proposé des macs avec une plus grosse puce que la m1 même gravée en 5nm

avatar YetOneOtherGit | 

@Dark Phantom

"Une question pour les spécialistes : pourquoi apple n’a pas proposé des macs avec une plus grosse puce que la m1 même gravée en 5nm"

Comme dit plus haut la superficie du die est toujours contenue.

Plus il est gros plus il y a de chance qu’il y est une impureté du wafer qui le rend inutilisable.

Il y a toujours un taux de rejet d’une portion des nombreux circuits intégré qui ont été gravés sur la surface du wafer.

Plus le circuit est gros, plus il y a de rejets et plus le coût augmente.

C’est pour cela que la superficie des circuits reste contenue même sur les produits les plus onéreux.

avatar IceWizard | 

@Dark Phantom

« Une question pour les spécialistes : pourquoi apple n’a pas proposé des macs avec une plus grosse puce que la m1 même gravée en 5nm »

L’informatique fonctionne avec des 0 et des 1. Du moins en apparence. En fait les transistors, les composants de base utilisés pour construire les portes logiques fonctionnent en analogique. Les niveaux logiques (1 et 0) par des plages de tension électrique. Les processeurs mobiles étant généralement alimentés en 2,9 volts (3,3 v pour les processeurs desktop), les tensions proches de 0 v sont considérés comme la valeur logique 0 et une tension proche de 2,9 v comme la valeur logique 1. Et une tension intermédiaire comme 1,5 v correspond à .. euh .. rien du tout .. information indéterminée.

Cela veut dire qu’un transistor passe une partie de son temps dans un état logique indéterminé, correspondant à la transition entre deux états logiques stables. C’est comme un verre d’eau. Vide = 0, plein = 1. Mais comme on ne peut pas vider ou remplir instantanément le verre, il se retrouve dans des états intermédiaires indéterminés.

C’est très gênant ces états intermédiaires, surtout pour augmenter la fréquence de fonctionnement des processeurs.

Ce qu’il faut retenir c’est que la brique de base de l’électronique numérique est un composant analogique dont le comportement réel n’est absolument pas binaire par nature. Par construction on le force à être dans l’état 0 ou 1. C’est comme un haut-parleur bloqué en mode « bruit faible » ou « bruit fort » alors qu’en réalité il peut fonctionner avec différents niveaux sonores.

Il n’y a pas de transistor parfait. On ne sait pas fabriquer un transistor réel correspondant à un cahier de charges théorique. C’est comme acheter un paquet de vis et d’écrous de 10 mn. Aucune des pièces ne fera réellement 10 mn, il y aura toujours des variations comprises dans un écart de tolérance indiqué par le fabricant.

Les techniques de fabrication actuels font que chaque transistor est gravé avec un écart de tolérance par rapport au modèle théorique. La perfection n’est pas de ce monde, surtout quand il s’agit de travailler à une échelle aussi petite.

D’autant plus que le matériau de construction, la couche de silicium purifiée peut avoir des impuretés ici et là. Nous avons donc un matériau presque-parfait, des techniques de gravures presque parfaites, pour fabriquer des composants analogiques presque parfaits simulant presque parfaitement des composants digitaux parfaits. C’est presque un miracle que cela fonctionne, quand on assemble des milliards de transistors les uns à côté des autres.

Bref, il y a des déchets en sortie de production. Des puces qui ne fonctionnent pas, ou incorrectement. Le risque d’une bavure augmente avec la taille de la puce, d’où le désir des designers de ne pas dépasser certaines limites.

avatar YetOneOtherGit | 

@IceWizard

"Bref, il y a des déchets en sortie de production. Des puces qui ne fonctionnent pas, ou incorrectement. Le risque d’une bavure augmente avec la taille de la puce, d’où le désir des designers de ne pas dépasser certaines limites."

La part la plus forte des rejets provient toujours de la présence de défauts dans le wafer plus que de défauts de gravure et évidemment plus la surface du die augmente plus la probabilité de défaut augmente. (par chances la distribution des défauts n’est jamais uniforme)

Les risque de défaut de gravure sont eux bien plus liés à la densité d’intégration qu’à la surface du die.

avatar IceWizard | 

@YetOneOtherGit

« La part la plus forte des rejets provient toujours de la présence de défauts dans le wafer plus que de défauts de gravure et évidemment plus la surface du die augmente plus la probabilité de défaut augmente. »

Logique, plus un transistor est petit, plus il est sensible à la présence d’une impureté dans sa structure.

avatar YetOneOtherGit | 

@IceWizard

"Logique, plus un transistor est petit, plus il est sensible à la présence d’une impureté dans sa structure."

Nope ce n’est pas la clé : plus le die est grand plus il y a statistiquement de chance qu’il inclut une impureté.

Dans le découpage dun wafer l’objectif est d’obtenir une part très raisonnable de die défectueux.

Ce constat n’a rien à voir avec la densité, la taille des die est quasiment un invariant depuis des décennies quelque soit l’évolution de la finesse de gravure

Avec une image c’est mieux :

https://www.silicon-edge.co.uk/toys/dpw/wafer_png.php?s=1.5

Tu vois bien que si tu augmente la taille des die la chance statistique qu’il y est une impureté dans la surface qu’il occupe augmente.

Les circuits ayant des die de plus grande surface sont plus onéreux à produire car le taux de déchets est plus important.

😉

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